隨著現代半導體技術中技術尺寸的不斷縮小和新型裝置架構的出現，製造能夠支援更高電壓（例如 3.3V）的輸入/輸出 (I/O) 電晶體變得越來越具有挑戰性。然而，為了使晶片能夠與電路板上的其他裝置通信，需要在更高的電壓下進行 I/O 操作。這些裝置可能採用較老一代技術製造，並且可能本身就能夠支援更高的電壓。為了實現這一點，先進半導體裝置中的 I/O 電路通常採用堆疊式低壓電晶體（例如，兩個 1.8V 電晶體堆疊起來以支援 3.3V 工作電壓）來構建，其中更高的電壓被分配到堆疊的各個電晶體上，使得每個電晶體的工作電壓都不會超過該技術的額定電壓規格。如果設計不優化，這類電路容易過早老化和失效，從而構成嚴重的現場可靠性風險。
本文提出了一種針對採用先進CMOS製程節點製造的堆疊式元件I/O電路測試結構進行可靠度退化建模的新方法。透過大量的實驗研究，利用常規可靠性參數、電路設定和電路板元件建構了一個多元模型，從而提供了應用級的退化特性。該模型已通過應用資料驗證。此方法可輕鬆應用於其他電路、應用和參數。
此簡報展示如何使用 JMP 透過經驗產品資料對半導體電路可靠性進行基於應用的建模，以評估和管理現場風險。
