Debido a la rápida miniaturización de la tecnología y las novedosas arquitecturas de dispositivos en las tecnologías de semiconductores modernas, se ha vuelto un desafío fabricar transistores de entrada/salida (E/S) que soporten voltajes más altos (por ejemplo, 3,3 V). Sin embargo, el funcionamiento de E/S a voltajes más altos es necesario para que el chip se comunique con otros dispositivos en la placa, que pueden haber sido fabricados con tecnologías de generaciones anteriores y ser capaces de soportar voltajes más altos de forma nativa. Para lograr esto, los circuitos de E/S en dispositivos semiconductores avanzados se construyen utilizando transistores de menor voltaje apilados (por ejemplo, dos transistores de 1,8 V apilados para soportar el funcionamiento a 3,3 V), donde el voltaje más alto se distribuye entre los transistores de la pila de manera que ningún transistor individual supere la especificación de voltaje nominal de la tecnología. Si no se optimiza su diseño, este tipo de circuitos son propensos al desgaste prematuro y a fallas, lo que representa un riesgo significativo para la fiabilidad en el campo.
Este trabajo presenta un enfoque novedoso para el modelado de la degradación de la fiabilidad en una estructura de prueba de circuitos de E/S con dispositivos apilados, fabricada con una tecnología CMOS avanzada. Se realizó un extenso estudio experimental para generar un modelo multivariante utilizando parámetros de fiabilidad convencionales, configuraciones de circuito y elementos de la placa, con el fin de obtener un perfil de degradación a nivel de aplicación. El modelo generado se validó con datos de la aplicación. Este enfoque puede aplicarse fácilmente a otros circuitos, aplicaciones y parámetros.
La presentación muestra cómo se puede utilizar JMP para el modelado basado en aplicaciones de la fiabilidad de los circuitos semiconductores, utilizando datos empíricos del producto para evaluar y gestionar el riesgo en el campo.
