随着现代半导体技术中技术尺寸的不断缩小和新型器件架构的出现，制造能够支持更高电压（例如 3.3V）的输入/输出 (I/O) 晶体管变得越来越具有挑战性。然而，为了使芯片能够与电路板上的其他器件通信，需要在更高的电压下进行 I/O 操作。这些器件可能采用较老一代技术制造，并且可能本身就能够支持更高的电压。为了实现这一点，先进半导体器件中的 I/O 电路通常采用堆叠式低压晶体管（例如，两个 1.8V 晶体管堆叠起来以支持 3.3V 工作电压）来构建，其中更高的电压被分配到堆叠的各个晶体管上，使得每个晶体管的电压都不会超过该技术的额定电压规格。如果设计不优化，这类电路容易过早老化和失效，从而构成严重的现场可靠性风险。
本文提出了一种针对采用先进CMOS工艺节点制造的堆叠式器件I/O电路测试结构进行可靠性退化建模的新方法。通过大量的实验研究，利用常规可靠性参数、电路设置和电路板元件构建了一个多元模型，从而提供了应用级的退化特征。该模型已通过应用数据验证。该方法可轻松应用于其他电路、应用和参数。
该演示文稿展示了如何使用 JMP 通过经验产品数据对半导体电路可靠性进行基于应用的建模，以评估和管理现场风险。
