현대 반도체 기술의 급격한 스케일링과 혁신적인 소자 아키텍처로 인해, 3.3V와 같은 고전압을 지원하는 입출력(I/O) 트랜지스터를 제작하는 것이 어려워졌습니다. 하지만 칩이 보드 상의 다른 소자들과 통신하려면 고전압에서의 I/O 동작이 필수적입니다. 이러한 소자들은 구형 기술로 제작되어 고전압을 기본적으로 지원할 수 있는 경우도 있습니다. 이를 위해 최첨단 반도체 소자의 I/O 회로는 저전압 트랜지스터를 적층하여 구성됩니다(예: 3.3V 동작을 지원하기 위해 1.8V 트랜지스터 두 개를 적층). 이 방식에서는 고전압이 적층된 트랜지스터 전체에 분산되어 각 트랜지스터가 해당 기술의 정격 전압 사양을 초과하지 않도록 합니다. 그러나 설계가 최적화되지 않은 경우, 이러한 회로는 조기 마모 및 고장 발생 가능성이 높아 현장 신뢰성에 심각한 위험을 초래할 수 있습니다.
본 연구는 최첨단 CMOS 기술 노드에서 제작된 적층형 I/O 회로 테스트 구조의 신뢰성 저하 모델링을 위한 새로운 접근 방식을 제시합니다. 대규모 실험 연구를 통해 기존의 신뢰성 파라미터, 회로 설정, 보드 소자를 활용하여 응용 분야에서의 신뢰성 저하 프로파일을 제공하는 다변량 모델을 개발했습니다. 개발된 모델은 실제 응용 데이터와 비교하여 검증되었습니다. 본 접근 방식은 다른 회로, 응용 분야 및 파라미터에도 쉽게 적용할 수 있습니다.
본 발표에서는 JMP를 사용하여 실제 제품 데이터를 기반으로 반도체 회로 신뢰성을 모델링하고 현장 위험을 평가 및 관리하는 방법을 보여줍니다.
