現代の半導体技術における積極的な技術スケーリングと斬新なデバイスアーキテクチャにより、より高い電圧（例えば3.3V）に対応できる入出力（I/O）トランジスタの製造は困難になっています。しかし、チップが基板上の他のデバイスと通信するためには、より高い電圧でのI/O動作が必要です。これらのデバイスは、旧世代の技術で製造されている可能性があり、本来より高い電圧に対応できるとは限りません。これを実現するために、先進的な半導体デバイスのI/O回路は、低電圧トランジスタを積層して構築されます（例えば、3.3V動作に対応するために1.8Vトランジスタを2つ積層）。この場合、高電圧は積層されたトランジスタ全体に分散され、個々のトランジスタが技術の定格電圧仕様を超えないようにします。設計が最適化されていない場合、このような回路は早期に摩耗や故障を起こしやすく、現場での信頼性に重大なリスクをもたらします。
本研究では、先進CMOSテクノロジーノードで製造された積層型デバイスI/O回路テスト構造における信頼性劣化のモデリングに関する新しいアプローチを提案する。従来の信頼性パラメータ、回路設定、および基板要素を用いて多変量モデルを生成するための大規模な実験研究を実施し、アプリケーションレベルの劣化プロファイルを作成した。生成されたモデルは、アプリケーションデータを用いて検証済みである。このアプローチは、他の回路、アプリケーション、およびパラメータにも容易に適用できる。
本プレゼンテーションでは、JMPを用いて、実測製品データに基づき半導体回路の信頼性をアプリケーションベースでモデリングし、現場リスクを評価・管理する方法を紹介します。
