Con la progressiva miniaturizzazione e le nuove architetture dei dispositivi nelle moderne tecnologie dei semiconduttori, è diventato difficile realizzare transistor di input/output (I/O) in grado di supportare tensioni più elevate (ad esempio, 3,3 V). Tuttavia, il funzionamento degli I/O a tensioni più elevate è necessario per consentire al chip di comunicare con altri dispositivi sulla scheda, che potrebbero essere stati fabbricati con tecnologie di generazione precedente e potrebbero essere in grado di supportare nativamente tensioni più elevate. Per raggiungere questo obiettivo, i circuiti I/O nei dispositivi a semiconduttore avanzati sono realizzati utilizzando transistor a bassa tensione impilati (ad esempio, due transistor da 1,8 V impilati per supportare un funzionamento a 3,3 V), in cui la tensione più elevata viene suddivisa tra i transistor dello stack in modo che nessun singolo transistor superi la tensione nominale specificata dalla tecnologia. Se non ottimizzati in fase di progettazione, questi tipi di circuiti sono soggetti a usura e guasti prematuri, rappresentando un rischio significativo per l'affidabilità sul campo.
Questo lavoro presenta un approccio innovativo per la modellazione del degrado dell'affidabilità in una struttura di test di circuiti I/O a dispositivi impilati, realizzata con una tecnologia CMOS avanzata. È stato condotto un ampio studio sperimentale per generare un modello multivariato utilizzando parametri di affidabilità convenzionali, impostazioni del circuito ed elementi della scheda, al fine di fornire un profilo di degrado a livello applicativo. Il modello generato è stato validato confrontandolo con i dati dell'applicazione. L'approccio può essere facilmente applicato ad altri circuiti, applicazioni e parametri.
La presentazione mostra come JMP possa essere utilizzato per la modellazione basata su applicazioni dell'affidabilità dei circuiti a semiconduttore, impiegando dati empirici sui prodotti per valutare e gestire il rischio sul campo.
