Angesichts der rasanten Miniaturisierung moderner Halbleitertechnologien und neuartiger Gerätearchitekturen ist es eine Herausforderung geworden, Eingangs-/Ausgangstransistoren (I/O-Transistoren) herzustellen, die höhere Spannungen (z. B. 3,3 V) unterstützen. Der I/O-Betrieb mit höheren Spannungen ist jedoch erforderlich, damit der Chip mit anderen Geräten auf der Platine kommunizieren kann, die möglicherweise mit älteren Technologien gefertigt wurden und höhere Spannungen nativ unterstützen. Um dies zu erreichen, werden I/O-Schaltungen in modernen Halbleitergeräten mit gestapelten Niederspannungstransistoren realisiert (z. B. zwei 1,8-V-Transistoren, die für den 3,3-V-Betrieb gestapelt sind). Die höhere Spannung wird dabei so auf die Transistoren im Stapel verteilt, dass kein einzelner Transistor die Nennspannung der Technologie überschreitet. Werden diese Schaltungen nicht optimiert, neigen sie zu vorzeitigem Verschleiß und Ausfall und stellen somit ein erhebliches Risiko für die Zuverlässigkeit im Feld dar.
Diese Arbeit präsentiert einen neuartigen Ansatz zur Modellierung der Zuverlässigkeitsverschlechterung in einer gestapelten I/O-Schaltungsteststruktur, die in einem modernen CMOS-Technologieknoten gefertigt wurde. Eine umfangreiche experimentelle Studie wurde durchgeführt, um ein multivariates Modell unter Verwendung konventioneller Zuverlässigkeitsparameter, Schaltungseinstellungen und Leiterplattenelemente zu erstellen und so ein anwendungsbezogenes Degradationsprofil zu liefern. Das generierte Modell wurde anhand von Anwendungsdaten validiert. Der Ansatz lässt sich problemlos auf andere Schaltungen, Anwendungen und Parameter übertragen.
Die Präsentation zeigt, wie JMP für die anwendungsbasierte Modellierung der Zuverlässigkeit von Halbleiterschaltungen unter Verwendung empirischer Produktdaten zur Beurteilung und zum Management von Feldrisiken eingesetzt werden kann.
