Avec la miniaturisation poussée des technologies et les nouvelles architectures de dispositifs dans les semi-conducteurs modernes, la fabrication de transistors d'entrée/sortie (E/S) supportant des tensions plus élevées (par exemple, 3,3 V) est devenue un véritable défi. Or, le fonctionnement des E/S à des tensions plus élevées est indispensable pour permettre à la puce de communiquer avec d'autres composants de la carte, lesquels peuvent avoir été fabriqués avec des technologies de génération précédente et être capables de supporter nativement ces tensions plus élevées. Pour ce faire, les circuits d'E/S des semi-conducteurs avancés sont construits à l'aide de transistors basse tension empilés (par exemple, deux transistors de 1,8 V empilés pour un fonctionnement à 3,3 V). La tension plus élevée est ainsi répartie entre les transistors de l'empilement, de sorte qu'aucun transistor individuel ne dépasse la tension nominale spécifiée par la technologie. Faute d'optimisation lors de leur conception, ces circuits sont sujets à une usure prématurée et à des défaillances, ce qui représente un risque important pour la fiabilité sur le terrain.
Ce travail présente une approche novatrice pour la modélisation de la dégradation de la fiabilité d'une structure de test de circuit d'E/S à composants empilés, fabriquée selon une technologie CMOS avancée. Une étude expérimentale de grande envergure a permis de générer un modèle multivarié utilisant des paramètres de fiabilité conventionnels, les configurations du circuit et les éléments de la carte, afin de fournir un profil de dégradation au niveau de l'application. Le modèle généré a été validé à partir de données d'application. Cette approche peut être facilement appliquée à d'autres circuits, applications et paramètres.
La présentation montre comment JMP peut être utilisé pour la modélisation applicative de la fiabilité des circuits semi-conducteurs à partir de données empiriques de produits afin d'évaluer et de gérer les risques sur le terrain.
