Il processo di fabbricazione dei wafer semiconduttori è un'impresa straordinaria di fisica e ingegneria, che prevede migliaia di passaggi minuti che si integrano tra loro per creare dispositivi che sono parte integrante del mondo moderno. In ogni fase del processo, diversi set di utensili eseguono operazioni che alterano fisicamente la superficie dei wafer per ottenere i profili di strato desiderati. Data la complessità dell'intero processo, è fondamentale che gli utensili siano calibrati con ricette ottimizzate per ridurre al minimo i difetti e massimizzare la resa del prodotto.
Grazie alla produzione su larga scala, gran parte dei problemi più semplici sono stati risolti e l'onere di perfezionare ulteriormente il processo, eliminando i difetti più sottili, ricade direttamente sugli ingegneri di prodotto. Queste firme di difetto spesso assomigliano alla struttura fisica o agli schemi di movimento degli utensili di processo e presentano bassi tassi di guasto (<500 ppm), nascosti dietro le variazioni di processo e montagne di dati di test falliti. Utilizzando la metodologia descritta in questo articolo, è stato dimostrato un successo nell'individuazione di firme di difetto occulte sui wafer, che ha portato all'analisi dei guasti e all'adozione di misure correttive da parte della fonderia.
Ogni wafer che costruiamo custodisce segreti, minuscoli pattern che possono decretare il successo o il fallimento di un processo. Per oltre un decennio, JMP è stato uno strumento fondamentale nella mia cassetta degli attrezzi per svelare questi segreti.
Sono Jason Paquette, Product Development Engineer presso AMD, e oggi vorrei mostrarvi come JMP ha aiutato me e il mio team a individuare segnali nascosti e a promuovere un cambiamento concreto. Una breve premessa. Tutti i dati che ho raccolto per questa presentazione sono stati simulati a solo scopo illustrativo, esclusivamente per consentire al nostro team legale di presentarli qui.
Nel mio ruolo, dedico circa il 90% del mio tempo ad analizzare i dati dei test sui prodotti, alla ricerca di opportunità di miglioramento della resa. Il motivo è semplicemente che la fabbricazione dei wafer rappresenta uno dei costi più elevati per la nostra azienda, e anche piccoli miglioramenti della resa possono comportare risparmi di milioni di dollari. La perdita di resa può verificarsi per una serie di motivi, ma oggi vorrei concentrarmi solo sui difetti sistematici che si verificano durante la fabbricazione dei wafer.
Durante la fabbricazione dei wafer, questi ultimi attraversano centinaia di fasi estremamente precise in cui possono verificarsi difetti dovuti a contaminazione da particelle, variazioni di processo, disallineamenti o calibrazioni errate delle apparecchiature o persino sensibilità di progettazione, solo per citarne alcune.
Se osserviamo il centro del poster, ho quella che chiamiamo una mappa wafer. Questa è stata generata utilizzando JMP Map Shapes, visualizzata all'interno della piattaforma Graph Builder. Ogni piccolo rettangolo sulla mappa wafer che ho ingrandito in questo rettangolo rosso più grande è noto come die, che è essenzialmente un chip non confezionato. Il modo standard per visualizzare i dati sui difetti spazialmente è impilare le mappe wafer una sopra l'altra per mostrare il risultato medio di pass/fail per ogni posizione del die su molti wafer. In questo caso particolare, ho scelto la deliziosa combinazione di colori a radiazione di corpo nero di JMP, che raffigura le aree a bassa resa come chiare e le aree ad alta resa come scure. Queste mappe wafer a livello di colorante sono ottimi strumenti per individuare pattern su larga scala, come quelli che potreste essere in grado di vedere voi stessi nel centro del bersaglio e sul bordo. Purtroppo, però, questo non è sufficiente per ottenere firme molto precise, soprattutto quando le dimensioni del die del prodotto iniziano a diventare piuttosto grandi.
Per aggirare questo problema, possiamo andare più a fondo. Invece di utilizzare semplicemente i risultati di tipo "pass/fail" a livello di matrice, possiamo esaminare i risultati a livello di sottomatrice, dove chiamiamo queste strutture a livello di sottomatrice "tile". Ogni matrice è composta da molte tile, ciascuna con le proprie funzionalità specifiche e la possibilità di testarle individualmente. Utilizzando il nostro database di layout di progettazione, siamo in grado di estrarre le informazioni sulle coordinate per tutti i vertici di queste tile e generare file di forma per visualizzare spazialmente i tassi di fallimento delle tile all'interno di Graph Build. Un esempio di ciò è visibile in alto a destra con una planimetria delle tile e una scomposizione dell'aspetto di una di queste tile dalla forma insolita.
Questo migliora notevolmente la nostra situazione di granularità, ma presenta alcune limitazioni notevoli. La prima limitazione è che quella che chiamiamo difettosità casuale non viene considerata utilizzando questi semplici dati di tasso di guasto o rendimento delle tile. Questo perché le tile stesse non hanno una densità standard o costante. In realtà variano notevolmente. In parole povere, le tile con una maggiore densità di circuiti avranno una maggiore probabilità di essere affette da un difetto casuale rispetto alle tile con densità inferiore. Se non correggiamo questo aspetto, la variazione normale stessa potrebbe essere interpretata come firme anomale, e persino i veri valori anomali che stiamo cercando potrebbero essere semplicemente nascosti nel rumore.
Per risolvere questo problema, calcoliamo quella che chiamiamo un'area critica, sempre utilizzando il nostro database di progettazione. Per ogni piastrella, normalizzo i dati di rottura delle piastrelle utilizzando l'equazione del modello di snervamento di Poisson che ho riportato nella diapositiva qui. Questo ci fornisce una reale densità di difetti per area, per rappresentare al meglio ciò che sta realmente accadendo. La seconda limitazione che dobbiamo affrontare è che i dati spaziali stessi vengono in genere analizzati prodotto per prodotto. Prodotti diversi hanno dimensioni di colorante diverse, forme diverse e posizionamenti delle piastrelle diversi. Questo rende il confronto diretto tra prodotti piuttosto difficile.
Senza la possibilità di confrontare direttamente i prodotti in modo standardizzato, le firme comuni spesso passano inosservate e inosservate. Da sole, le firme anomale possono persino apparire deboli o simili a rumore. Ma cosa succederebbe se potessimo combinarle tutte insieme?
Ecco il nostro approccio. Per prima cosa, creiamo file di forma standardizzati di una mappa wafer con una griglia fine di un millimetro quadrato utilizzando uno script JSL che ho scritto in alto a sinistra, inserendo questa splendida e finissima mappa wafer. Successivamente, calcoliamo la sovrapposizione dell'area tra le tessere del prodotto e la griglia della mappa standardizzata. In questo caso, abbiamo utilizzato un pacchetto Python molto utile chiamato Shapely per eseguire questa operazione. Infine, uniamo tutti i dati di densità delle tessere calcolati in precedenza e li ridimensioniamo in base al contributo di sovrapposizione di ciascuna tessere per ogni quadrato della griglia sulla mappa wafer. In questo modo, siamo in grado di generare una mappa wafer con densità di difetti standardizzata.
In alto a destra, vediamo un grafico di distribuzione che mostra l'area di sovrapposizione all'interno di tutte queste griglie quadrate. È abbastanza chiaro che una parte significativa dei quadrati della griglia si sovrappone solo parzialmente alle tessere del prodotto. Questo accade perché la griglia uniforme, non solo si sovrappone alle tessere desiderate, ma si sovrappone anche a tutte queste aree sottili tra la matrice e il perimetro della matrice, che in realtà non ci interessano così tanto. Per una maggiore accuratezza nelle nostre mappe di densità dei difetti, ometteremo questi spazi della griglia dalle nostre analisi successive.
Dopo aver chiarito tutti i dettagli, diamo un'occhiata ai risultati.
A sinistra sono mostrate quattro mappe fittizie di densità dei difetti dei prodotti, ciascuna con un corpo piuttosto debole, alcune con firme che potrebbero essere più evidenti di altre, ma mancano caratteristiche chiave, lasciando il quadro completo meno che completo. La magia di questo approccio si realizza quando sovrapponiamo tutti i prodotti in un'unica mappa di densità dei difetti, facendo sì che tutti i dettagli nascosti si rivelino, chiari come il sole.
So che si tratta di dati simulati, ma non è un'immagine fantastica? Non è fantastico? Credo di sì. Per i curiosi, tutte queste firme sono state create utilizzando un divertente mix di funzioni casuali e trigonometriche di JMP, con qualche piccolo ritocco qua e là per rendere il tutto più presentabile.
Grazie a questo metodo, siamo stati in grado di rilevare firme di difetti molto sottili che altrimenti sarebbero passate completamente inosservate. E, cosa ancora più importante, la chiarezza di questi segnali ha fornito agli ingegneri di processo dei nostri partner di produzione una solida base su dove concentrare il debug, consentendo azioni correttive più rapide e mirate. Inoltre, il fatto che i dati provenienti da più prodotti contribuiscano alle stesse osservazioni collettive rende il messaggio ai nostri partner ancora più efficace.
Sebbene questo progetto fosse incentrato specificamente sui dati dei semiconduttori, questo approccio potrebbe essere applicato a un'ampia gamma di altre applicazioni, in particolare se si dispone di qualsiasi tipo di dati spaziali da utilizzare.
Questa è la fine della mia presentazione. Vi ringrazio molto per il tempo che mi avete dedicato e spero che l'abbiate trovata interessante. Non esitate a contattarmi per qualsiasi commento o domanda. Sarò lieto di parlare con voi.
