Il processo di fabbricazione dei wafer semiconduttori è un'impresa straordinaria di fisica e ingegneria, che prevede migliaia di passaggi minuti che si integrano tra loro per creare dispositivi che sono parte integrante del mondo moderno. In ogni fase del processo, diversi set di utensili eseguono operazioni che alterano fisicamente la superficie dei wafer per ottenere i profili di strato desiderati. Data la complessità dell'intero processo, è fondamentale che gli utensili siano calibrati con ricette ottimizzate per ridurre al minimo i difetti e massimizzare la resa del prodotto.
Grazie alla produzione su larga scala, gran parte dei problemi più semplici sono stati risolti e l'onere di perfezionare ulteriormente il processo, eliminando i difetti più sottili, ricade direttamente sugli ingegneri di prodotto. Queste firme di difetto spesso assomigliano alla struttura fisica o agli schemi di movimento degli utensili di processo e presentano bassi tassi di guasto (<500 ppm), nascosti dietro le variazioni di processo e montagne di dati di test falliti. Utilizzando la metodologia descritta in questo documento, è stato dimostrato un successo nell'individuazione di firme di difetto dei wafer nascoste, che ha portato all'analisi dei guasti e all'attuazione di azioni correttive da parte della fonderia.
