Die Herstellung von Halbleiterwafern ist eine physikalische und ingenieurtechnische Meisterleistung, die Tausende von Einzelschritten umfasst, die aufeinander aufbauen und so Bauelemente erzeugen, die für die moderne Welt unverzichtbar sind. In jedem Prozessschritt führen unterschiedliche Werkzeuge Bearbeitungen durch, die die Oberfläche der Wafer physikalisch verändern, um die gewünschten Schichtprofile zu erzielen. Aufgrund der Komplexität des gesamten Prozesses ist es unerlässlich, dass die Werkzeuge mit optimierten Rezepturen kalibriert werden, um Defekte zu minimieren und die Produktausbeute zu maximieren.
Durch die Serienfertigung konnten viele offensichtliche Probleme behoben werden, sodass die Produktentwickler nun in der Verantwortung stehen, den Prozess weiter zu optimieren und subtilere Defekte aufzuspüren. Diese Defektsignaturen ähneln oft der physikalischen Struktur oder den Bewegungsmustern der Prozessanlagen und weisen niedrige Ausfallraten (< 500 ppm) auf, die durch Prozessschwankungen und eine Vielzahl von Testfehlerdaten verborgen bleiben. Mithilfe der in diesem Beitrag beschriebenen Methodik konnten nachweislich verdeckte Wafer-Defektsignaturen aufgedeckt werden, was zu Fehleranalysen und Korrekturmaßnahmen seitens der Foundry führte.
Jeder von uns hergestellte Wafer birgt Geheimnisse, winzige Muster, die über Erfolg oder Misserfolg entscheiden können. Seit über einem Jahrzehnt ist JMP ein unverzichtbares Werkzeug in meinem Repertoire, um diese Geheimnisse zu entschlüsseln.
Ich bin Jason Paquette, Produktentwicklungsingenieur bei AMD, und möchte Ihnen heute zeigen, wie JMP meinem Team und mir geholfen hat, verborgene Signale aufzudecken und echte Veränderungen voranzutreiben. Vorab ein kurzer Hinweis: Alle Daten in dieser Präsentation wurden simuliert und dienen ausschließlich der Veranschaulichung. Sie wurden nur erstellt, um die Zustimmung unserer Rechtsabteilung für die Präsentation zu erhalten.
In meiner Funktion verbringe ich etwa 90 % meiner Zeit damit, Produkttestdaten zu analysieren und nach Möglichkeiten zur Ertragssteigerung zu suchen. Der Grund dafür ist einfach: Die Waferfertigung ist einer der größten Kostenfaktoren unseres Unternehmens, und selbst geringfügige Ertragsverbesserungen können zu Kosteneinsparungen in Millionenhöhe führen. Ertragsverluste können aus verschiedenen Gründen auftreten, aber heute möchte ich mich auf systematische Fehler konzentrieren, die während der Waferfertigung entstehen.
Bei der Waferherstellung durchlaufen die Wafer Hunderte von extrem präzisen Schritten, bei denen Defekte durch Partikelverunreinigungen, Prozessschwankungen, Fehlausrichtung oder Fehlkalibrierung der Geräte oder auch Designempfindlichkeiten auftreten können, um nur einige Beispiele zu nennen.
In der Mitte des Posters befindet sich eine sogenannte Wafer-Karte. Diese wurde mit JMP Map Shapes erstellt und in der Graph Builder-Plattform visualisiert. Jedes kleine Rechteck auf der Wafer-Karte, das ich in diesem größeren roten Rechteck vergrößert habe, wird als Die bezeichnet – im Prinzip ein unverpackter Chip. Üblicherweise visualisieren wir Defektdaten räumlich, indem wir Wafer-Karten übereinanderstapeln, um das durchschnittliche Ergebnis (Gut/Schlecht) für jede Die-Position über viele Wafer hinweg darzustellen. In diesem Fall habe ich das ansprechende Schwarzkörperstrahlungs-Farbschema von JMP gewählt, das Bereiche mit geringer Ausbeute hell und Bereiche mit hoher Ausbeute dunkel darstellt. Diese Wafer-Karten mit Farbstoffmarkierungen eignen sich hervorragend, um großflächige Muster zu erkennen, wie man sie beispielsweise im Zentrum oder am Rand sehen kann. Für sehr feine Strukturen stößt diese Methode jedoch an ihre Grenzen, insbesondere wenn die Chipgröße des Produkts recht groß wird.
Um dieses Problem zu umgehen, können wir noch tiefer in die Materie einsteigen. Anstatt nur die Ergebnisse auf Chipebene (bestanden/nicht bestanden) zu betrachten, analysieren wir die Ergebnisse auf Subchip-Ebene. Diese Subchip-Strukturen bezeichnen wir als Kacheln. Jeder Chip besteht aus vielen Kacheln, die jeweils über eine spezifische Funktionalität verfügen und einzeln getestet werden können. Mithilfe unserer Design-Layout-Datenbank extrahieren wir die Koordinateninformationen aller Eckpunkte dieser Kacheln und generieren Shapefiles, um die Ausfallraten der Kacheln räumlich in Graph Build darzustellen. Ein Beispiel hierfür ist oben rechts mit einem Kachelplan und einer Detailansicht einer dieser unregelmäßig geformten Kacheln zu sehen.
Dies verbessert zwar unsere Granularität deutlich, weist aber einige bemerkenswerte Einschränkungen auf. Die erste Einschränkung besteht darin, dass die sogenannte zufällige Defekthäufigkeit anhand dieser einfachen Ausfallraten- oder Ausbeutedaten nicht berücksichtigt wird. Dies liegt daran, dass die Kacheln selbst keine standardisierte oder konsistente Dichte aufweisen. Sie variieren vielmehr erheblich. Vereinfacht gesagt: Kacheln mit höherer Schaltungsdichte weisen eine größere Wahrscheinlichkeit für einen zufälligen Defekt auf als Kacheln mit geringerer Dichte. Wird dies nicht korrigiert, könnten normale Schwankungen selbst als Ausreißer interpretiert werden, und selbst die gesuchten Ausreißer könnten im Rauschen untergehen.
Um dem entgegenzuwirken, berechnen wir mithilfe unserer Designdatenbank einen sogenannten kritischen Bereich. Für jede Fliese normalisiere ich die Ausfalldaten mithilfe der Poisson-Ausbeutemodellgleichung, die ich hier auf der Folie dargestellt habe. Dadurch erhalten wir eine realistische Defektdichte pro Fläche, die die tatsächlichen Vorgänge bestmöglich abbildet. Die zweite Einschränkung besteht darin, dass räumliche Daten typischerweise produktbezogen analysiert werden. Unterschiedliche Produkte weisen unterschiedliche Farbstoffgrößen, Formen und Fliesenanordnungen auf. Dies erschwert einen direkten Vergleich zwischen den Produkten erheblich.
Da Produkte nicht standardisiert direkt verglichen werden können, bleiben gemeinsame Merkmale oft unentdeckt. Einzelne Ausreißer können sogar schwach oder wie Rauschen wirken. Doch was wäre, wenn wir sie alle kombinieren könnten?
Unser Vorgehen ist folgendes: Zuerst erstellen wir standardisierte Shapefiles einer Waferkarte mit einem feinen 1-Millimeter-Quadratraster. Dazu verwenden wir ein JSL-Skript (siehe oben links), in das wir diese sehr detaillierte Waferkarte einlesen. Anschließend berechnen wir die Flächenüberlappung zwischen den Produktkacheln und dem Raster der standardisierten Karte. Hierfür nutzen wir das praktische Python-Paket Shapely. Abschließend fügen wir alle zuvor berechneten Kacheldichtedaten hinzu und skalieren sie mit dem Überlappungsbeitrag jeder Kachel für jedes Rasterquadrat auf der Waferkarte. So erhalten wir eine standardisierte Waferkarte mit der Defektdichte.
Oben rechts sehen wir ein Verteilungsdiagramm, das die Überlappungsbereiche der quadratischen Raster darstellt. Es ist deutlich erkennbar, dass ein erheblicher Teil der Rasterquadrate die Produktplättchen nur teilweise überlappt. Dies liegt daran, dass das gleichmäßige Raster nicht nur die gewünschten Plättchen, sondern auch die schmalen Bereiche zwischen den Chips und am Chiprand überlappt, die für uns weniger relevant sind. Um die Genauigkeit unserer Fehlerdichtekarten zu verbessern, werden wir diese Rasterfelder in der weiteren Analyse ausschließen.
Nachdem wir die Grundlagen geklärt haben, schauen wir uns nun die Ergebnisse an.
Links sind vier fiktive Produktfehlerdichtekarten dargestellt, die einzeln erstellt wurden. Die Fehler sind recht schwach ausgeprägt, manche weisen deutlichere Merkmale auf als andere, doch wichtige Details fehlen, sodass das Gesamtbild unvollständig ist. Der Clou dieses Ansatzes liegt in der Überlagerung aller Produkte zu einer einzigen Fehlerdichtekarte. Dadurch werden alle verborgenen Fehler klar und deutlich sichtbar.
Ich weiß, dass es sich hier um simulierte Daten handelt, aber ist das nicht ein cooles Bild? Ist das nicht klasse? Ich finde schon. Für alle Interessierten: Alle diese Signaturen wurden mit einer witzigen Mischung aus Zufalls- und trigonometrischen Formelfunktionen von JMP erstellt und hier und da etwas angepasst, um sie für die Präsentation ansprechender zu gestalten.
Mithilfe dieser Methode konnten wir selbst feinste Fehlersignale erkennen, die sonst völlig unbemerkt geblieben wären. Noch wichtiger ist jedoch, dass die Klarheit dieser Signale den Prozessingenieuren unserer Fertigungspartner eine solide Grundlage für die Fehlersuche bietet und somit schnellere und gezieltere Korrekturmaßnahmen ermöglicht. Darüber hinaus verstärkt die Tatsache, dass Daten aus verschiedenen Produkten zu denselben gemeinsamen Erkenntnissen beitragen, die Aussagekraft unserer Kommunikation mit unseren Partnern erheblich.
Obwohl sich dieses Projekt speziell auf Halbleiterdaten konzentrierte, könnte dieser Ansatz auf eine Vielzahl anderer Anwendungen angewendet werden, insbesondere wenn Sie über räumliche Daten verfügen, die Sie verwenden können.
Das war meine Präsentation. Vielen Dank, dass Sie sich die Zeit genommen haben, zuzuhören. Ich hoffe, sie war interessant für Sie. Bei Fragen oder Anmerkungen können Sie sich jederzeit gerne an mich wenden. Ich freue mich auf den Austausch mit Ihnen.
