半導體製造的介電可靠度評估半導體技術中的設備和互連的可靠性評估通常用於技術認證和定期監控，每種情況使用相對較小（個位數到數十個）的樣本量。隨著時間的推移，大量製造資料可以透過劃線測試結構上的斜坡電壓擊穿測量來評估介電可靠性。隨著時間的推移，這可以提供介電行為的詳細視圖，包括影響介電完整性的內在和外在機制的混合。特別是，可以檢測和解決低故障率的異常值或尾部，否則可能會帶來現場品質風險。
出於實際原因，斜坡可能會在目標電壓處停止，以減少測試時間並避免損壞探針卡和針，這可能會導致少量資料點被審查。用少量審查資料點擬合大型資料集可能會導致收斂挑戰，導致擬合參數不正確和缺乏置信區間，並帶來重大的計算挑戰。
這項工作利用 JMP Life Distribution 平台探索這些挑戰，並檢查替代方案和解決方案，以實現正確的分析、擬合和外推。
品質和工藝工程可靠度分析
